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具有确定性延迟性能的JESD204B转换器的应用

  )的高速信号采样和处理应用,解偏斜和转换器的延迟变化匹配是至关重要的。围绕该特性展开的系统设计极为关键,因为从模拟采样点到处理模块之间的任何延迟失配都会使性能下降。对于交错式处理而言,样本对齐同样是必需的;在交错式处理时,一个转换器样本后紧跟另一个样本,且时间仅为一个

  JESD204B 第三代高速串行转换器接口的一个重要特性,是其能够确立系统中每个转换器的确定性延迟。正确理解并利用该特性,便可在单系统中针对多个ADC创建同步或交错采样系统。

  由于确定性延迟是相对较新的转换器接口特性,系统设计人员经常就如何建立、目标信号以及如何部署为同步或交错式处理等方面存有诸多疑问。下文的部分常见问题与解答针对多个与FPGA一同采样的JESD204B转换器并使用确定性延迟进行系统设计而言。

  JESD204B链路的确定性延迟定义为串行数据从发送器(ADC或源端FPGA)的并行帧数据输入传播至接收器(DAC或接收端FPGA)并行去帧数据输出所需的时间。该时间通常以分辨率为帧时钟周期或以器件时钟进行测量。

  JESD204B的确定性延迟规格没有考虑到ADC模拟前端内核或DAC后端模拟内核的情况。它只基于输入和输出JESD204B数字帧的数据。不仅两个有源器件在这种延迟计算中作为函数使用,与两个器件接口的空间信号路由也将作为函数参与计算。这意味着每条链路的确定性延迟在多转换器系统中,可能较大或较小,具体取决于JESD204B通道的路由长度及其各自的延迟情况。接收器的缓冲器延迟有助于弥补路由造成的延迟差异(图1)。

  与简单的串行链路配置不同——比如低压差分信号(LVDS)——JESD204B接口将数据样本打包为定义帧。几个或多个样本的每一个帧边界在链路握手或初始通道对齐序列(ILAS)阶段均由来自发送器的特殊控制字符标记。更大的已定义帧群——称为多帧——在ILAS阶段同样采用相应的控制字符标记。然而,该序列完成后,便不再需要控制字符,并且可以获取链路的全带宽。帧边界和多帧边界分别与帧时钟和多帧时钟重合。

  JESD204B协议的三个子类定义了链路的确定性延迟。子类0向后兼容JESD204 和JESD204A,不支持确定性延迟。子类1通过称为SYSREF的系统参考信号支持确定性延迟。子类2通过对~SYNC信号的双重使用支持确定性延迟,并同样允许接收器初始化握手ILAS例程。精确将SYSREF与~SYNC以相对于时钟的时间关系对齐的能力表明目标系统所需的子类。

  对于子类1而言,帧时钟和多帧时钟将于出现系统参考边沿(SYSREF)时在每个器件内部对齐。检测到SYSREF边沿时,这些时钟与该点时间对齐。由于这些时钟对每个器件而言都是内部的,它们在发送器内的边界可利用控制字符通过串行链路通信。

  每个接收器相对其自身时钟——这些时钟具有相同的名称——并相对所有发送器间接解码发送器帧和多帧时钟位置。这使得接收器可以解偏斜相对较早到达的数据样本,从而利用缓冲器延迟,以最后到达的数据匹配链路(图2)。

  对于同步采样而言,这些数据链路可在FPGA内按时间排列。对于交错采样而言,每个链路都能以其对应的相对相位延迟进行偏置。确定性延迟可通过按时间对每个链路进行测量而加以识别,即从接收器多帧时钟边沿到每个对应链路的多帧控制字符。此处需注意,每个链路的确定性延迟必须不能超过一个多帧时钟周期(图3)。

  ADC的总延迟表示其输入一个模拟样本、处理、并从器件输出数字信号所需的时间。类似地,DAC的总延迟表示从数字样本数据输入器件直到模拟输出相应样本的时间。通常,对这两者都以分辨率为采样时钟周期进行测量,因为它们与频率有关。它与单个转换器元件内的模拟处理架构部分相关。这在原理上与JESD204B链路部署中描述的确定性延迟的定义有所不同;该定义表明其与三个元件有关。

  在ILAS处理阶段,发送器发送多帧控制字符,标记多帧时钟边界。接收器识别这些字符,并创建自有局部多帧时钟,与上游链路的所有发送器对齐。对于采用多个接收器的大型阵列系统,多帧时钟同样需在所有这些器件中对齐。因此,任意转换器链路的确定性延迟都不可超过单个多帧时钟周期。这是链路上的总偏斜时间预算。

  多帧时钟的持续时间通常为采样时钟周期的数十倍。它甚至还能通过设置参数变量,在链路握手期间调节为更长或更短。

  该特性能否在ADC或DAC上正确对齐至同样的模拟采样点?有没有其它要求?

  确定性延迟按照以JESD204B成帧器时间为顺序的时间点,提供样本对齐方式。除此时间之外,ADC还将具有更多延迟时钟周期,可用来处理来自JESD204B成帧器以前的前端模拟样本。转换器供应商必须指定该时间周期位于成帧器之前,长度为时钟长度。相反,解帧器处理样本并以模拟形式输出后,DAC将需要额外的时钟周期。

  SYSREF边沿发送至转换器和FPGA,开启对齐过程。此事件后,需要完成多个多帧时钟周期以及ILAS序列,才能获取有效样本数据。这与许多采样时钟周期的相对时间等效。特定的持续时间可能取决于转换器内部的JESD204B内核特有确定性延迟,该数据由供应商提供。在该时间内,链路关断,不传输有效数据。在绝对时间内,持续时间将是采样时钟频率的函数。

  在子类1中,实现低至样本级的同步或交错处理所遇到的最大挑战之一,是在多个转换器中按序对齐SYSREF的使能边沿。此外,每个SYSREF边沿都要满足其对应采样时钟的建立和保持时间要求。这将消耗一部分可用的时序裕量。主动、独立地偏斜SYSREF和时钟之间的精细相位将有助于实现转换器上的时序收敛。

  SYSREF对齐边沿可以是单次脉冲、周期信号、带隙周期信号或重复非周期信号。它将根据系统的需要,以及源端的时钟与SYSREF之间的相位偏斜时序灵敏度而定。对于重复SYSREF信号而言,帧和多帧时钟将在每次事件发生时重新对齐。然而,由于目标是保持一组对齐的时钟,重复周期SYSREF信号的使能边沿应当在多帧时钟边界下降。由于时钟应当已经在第一个SYSREF边沿后对齐,因此这样可以防止不必要的重复对齐。

  周期性SYSREF信号的一个不利影响,就是可能会耦合至目标模拟信号。这便是为什么不建议始终采用周期信号的原因;仅在万不得已时才使用周期信号。如果使用了周期性SYSREF,则必须仔细地将其与ADC模拟前端正确隔离。

  理想情况下,用于每个转换器和FPGA的SYSREF和时钟可精确路由,其时序裕量满足所有元件的苛刻建立时间和保持时间要求。但随着高性能转换器的采样速度不断增长,仅通过精密印刷电路板PCB)路由已无法始终满足时序收敛要求。不同器件的引脚间差异以及电源和温度偏差会在高速转换器阵列上产生一个相对较大的时序偏斜。可能需要高级时序调节功能来提供主动SYSREF相位偏斜。

  例如,来自ADC的警报可以识别SYSREF边沿是否锁存至建立时间并保持在阻挡时序窗口中。如果确实如此,那么对于哪个时钟边沿(时钟[N]或时钟[N+1])用于时序参考将存在不确定性。取决于何处检测到SYSREF边沿,相对于SYSREF的采样CLK边沿相位在时钟源处可能存在延迟,以保持有效时序条件,满足建立和保持时间要求。

  另一种方法是利用采样时钟的下一个下降沿(而非上升沿)来获取相位裕量的半周期。系统中的所有转换器均能以这种方式进行调整,前提是时钟源针对相应的SYSREF和CLK具有独立的相位调整(图4)。

  如JESD204B规格定义,子类1和子类2是仅有支持确定性延迟的子类。在子类1中,SYSREF信号定义确定性延迟。在子类2中,~SYNC信号定义该延迟。然而,某些转换器供应商创建了子类0部署,用来支持样本对齐的同步方案。这种情况下,不使用转换器和FPGA之间的多帧时钟对齐步骤。

  利用附加的辅助信息(称为控制位),可在样本级采用时间戳机制标记SYSREF的出现情况。与SYSREF边沿重合的每一个样本均以唯一控制位标记。在FPGA内,所有拥有此时间戳的链路可以延迟至等于最长路径然后互相对齐,与转换器之间的延迟差别无关(图5和图6)。

  虽然确定性延迟是JESD204B中较为复杂的一项特性,但若善加利用便可成为高性能信号处理系统设计中的一项强大特性。来自ADC阵列的样本可通过缓冲器延迟在FPGA内部对齐并解偏斜,从而实现同步或交错采样。JESD204B子类识别对于理解系统的时序对齐能力非常重要。时序收敛于SYSREF以及系统ADC的CLK输入引脚对于实现样本的时间对齐而言极为关键。

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  NB7VQ14M 时钟/数据CML扇出缓冲器 1:4差分 1.8 V / 2.5 V / 3.3 V 8 GHz 14 Gbps 带可选输入均衡器

  4M是一款高性能差分1:4 CML扇出缓冲器,带有可选的均衡器接收器。当串联时钟/数据路径分别工作在8 GHz或14 Gb / s时,NB7VQ14M输入将补偿通过FR4 PCB背板或电缆互连传输的降级信号,并输出四个相同的输入信号CML副本采用1.8 V,2.5 V或3.3 V电源供电。因此,通过减少铜互连或长电缆损耗引起的符号间干扰(ISI)来提高串行数据速率。 EQualizer ENable引脚(EQEN)允许IN / INb输入流过或绕过均衡器部分。通过设置EQEN实现均衡器功能的控制;当EQEN设置为低时,IN / IN输入旁路均衡器。当EQEN设置为高电平时,IN / INb输入流经均衡器。启动时的默认状态为LOW。因此,NB7VQ14M非常适用于SONET,GigE,光纤通道,背板和其他时钟/数据分配应用。差分输入包含内部50欧姆端接电阻,可通过VT引脚访问。此功能允许NB7VQ14M接受各种逻辑电平标准,例如LVPECL,CML或LVDS。 1:4扇出设计针对低输出偏斜应用进行了优化。 NB7VQ14M是GigaComm™系列高性能时钟产品的成员。 特性 输入数据速率

  14 Gb / s,典型值 输入时钟频率

  NB7VQ1006M 扇出缓冲器 均衡器接收器 10 Gbps 1.8 V / 2.5 V 具有1:6差分CML输出

  006M是一款高性能EQualizer接收器(信号增强器),采用1.8 V或2.5 V电源,工作速率高达10 Gbps / 7.5 GHz。当与数据/时钟路径串联放置时,它将增强通过FR4背板或电缆互连传输的降级信号,并输出六个相同的输入信号CML副本。 EQualizer ENable引脚(EQEN)允许IN / IN输入流过或绕过EQualizer部分。通过设置EQEN来实现对EQualizer功能的控制。当EQEN设置为低时,IN / IN输入旁路均衡器。当EQEN设置为高时,IN / IN输入流经EQualizer。启动时的默认状态为LOW。差分数据/时钟输入通过VT引脚包含一对内部50欧姆端接电阻,采用100欧姆中心抽头配置,可接受差分LVPECL,CML或LVDS逻辑电平。此功能在接收器端提供片上传输线端接,从而消除了外部元件。 NB7VQ1006M是PEEQ GigaComm™系列高性能数据/时钟产品的成员。 特性 优势 最大输入数据速率

  10 Gbps 更高的数据速率 最大输入时钟频率

  7.5 GHz 更高的数据速率 背板和电缆互连补偿 更长的跟踪运行 差分CML输出,400 mV峰峰值,典型值 设计灵活性 工作范围: V CC ...

  NB7VPQ16M 预加重铜缆/电缆驱动器 12.5 Gbps 可编程 1.8 V / 2.5 V 带可选均衡器接收器

  16M是一款高性能单通道可编程预加重CML驱动器,带有均衡器接收器,信号增强器,采用1.8 V或2.5 V电源,工作速率高达12.5 Gbps。当与数据/时钟路径串联时,NB7VPQ16M输入将补偿通过FR4 PCB背板或电缆互连传输的降级信号。因此,通过减少铜互连或长电缆损耗引起的符号间干扰ISI来提高串行数据速率。预加重缓冲器通过串行总线通过SDIN,串行数据输入和SCLKI​​N,串行时钟输入,控制输入进行控制,并包含提供16个可编程预加重设置的电路,以选择最佳输出补偿电平。这些可选输出电平将处理各种背板长度和电缆线dB的去加重。对于级联应用,移位的SDIN和SCLKI​​N信号显示在SDOUT和SCLKOUT引脚上。串行数据位的第5位LSB允许启用接收器的均衡功能。差分数据/时钟输入通过VT引脚包含一对内部50欧姆端接电阻,采用100欧姆中心抽头配置,可接受LVPECL,CML或LVDS逻辑电平。此功能在接收器端提供片上传输线端接,消除了外部元件。 特性 最大输入数据速率

  12.5 Gbps 最大输入时钟频率

  NB7L1008 2.5 V / 3.3 V 1:8 LVPECL扇出缓冲器

  3.3V 1:8 LVPECL高性能差分1:8时钟/数据扇出缓冲器。 NB7L1008产生8个相同的时钟或数据输出副本,分别工作在7 GHz或12 Gb / s。 特性 优势 典型最大输入数据速率

  NB6HQ14M 2.5 V 5 GHz / 6.5 Gbps差分输入至1.8 V / 2.5 V 1:4 CML时钟/数据扇出缓冲器

  4M是一款高性能差分1:4 CML扇出缓冲器,带有可选的均衡器接收器。当串联时钟/数据路径分别工作在5GHz或6.5Gb / s时,NB6HQ14M输入将补偿通过FR4 PCB背板或电缆互连传输的劣化信号,并输出四个相同的输入信号CML副本。因此,通过减少铜互连或长电缆损耗引起的符号间干扰(ISI)来提高串行数据速率。 EQualizer ENable引脚(EQEN)允许IN / IN输入流过或绕过均衡器部分。通过设置EQEN实现均衡器功能的控制;当EQEN设置为低时,IN / IN输入旁路均衡器。当EQEN设置为高电平时,IN / IN输入流经均衡器。启动时的默认状态为LOW。因此,NB6HQ14M非常适用于SONET,GigE,光纤通道,背板和其他时钟/数据分配应用。差分输入包含内部50欧姆端接电阻,可通过VT引脚访问。此功能允许NB6HQ14M接受各种逻辑电平标准,例如LVPECL,CML或LVDS。输出具有2.5 V或1.8 V电源供电的灵活性。 1:4扇出设计针对低输出偏斜应用进行了优化。 NB6HQ14M是ECLinPS MAX系列高性能时钟产品的成员。电路图、引脚图和封装图...

  NB6L14 时钟/数据扇出缓冲器 1:4差分 3 GHz 2.5 V / 3.3 V 带LVPECL输出

  是3.0 GHz差分1:4 LVPECL扇出缓冲器。差分输入包含内部50欧姆端接电阻,可通过VT引脚访问。此功能允许NB6L14接受各种逻辑标准,例如LVPECL,LVCMOS,LVTTL,CML或LVDS逻辑电平。 VREF_AC参考输出可用于重新耦合电容耦合差分或单端输入信号。 1:4扇出设计针对低输出偏斜应用进行了优化。 NB6L14是ECLinPS MAX系列高性能时钟和数据产品的成员。 特性 优势 输入时钟频率

  NB6L611 时钟/数据扇出缓冲器 1:2差分 3 GHz 2.5 V / 3.3 V 带LVPECL输出

  1是差分1:2时钟或数据扇出缓冲器。差分输入包含内部50欧姆端接电阻,可通过VTD引脚访问,并接受LVPECL,CML,LVDS,LVCMOS或LVTTL逻辑电平。 VREFAC引脚是内部生成的电压电源,仅适用于该器件。 VREFAC用作单端PECL或NECL输入的参考电压。对于所有单端输入条件,未使用的互补差分输入连接到VREFAC作为开关参考电压。 VREFAC还可以对电容耦合输入进行反转。使用时,将VREFAC与0.01uF电容去耦,并限制电流源或吸收至0.5mA。不使用时,VREFAC输出应保持打开状态。该器件采用小型3mm x 3mm 16引脚QFN封装。 NB6L611是ECLinPS MAX系列高性能时钟和数据管理产品的成员。 特性 优势 最大输入时钟频率

  3.0 GHz 高性能应用程序 VREFAC参考输出 Rebias电容耦合输入信号 内部输入端接电阻,50欧姆 无外部元件输入需要 应用 时钟/数据分发 电路图、引脚图和封装图...

  NB6L11 时钟/数据扇出缓冲器/转换器 2.5 V / 3.3 V多电平输入至1:2差分LVPECL / LVNECL

  是增强型差分1:2时钟或数据扇出缓冲器/转换器。该器件具有相同的引脚输出,功能与LVEL11,EP11和LVEP11器件相同。此外,该器件针对需要低偏斜,低抖动和低功耗的系统进行了优化。差分输入可配置为通过向未使用的互补输入引脚施加外部参考电压来接受单端信号。输入接受LVNECL,LVPECL,LVTTL,LVCMOS,CML或LVDS。输出为800mV ECL信号。 特性 输入时钟频率6 GHz 输入数据速率6 Gb / s 低14 mA典型值电源电流 150 ps典型传播延迟 5 ps典型的Witin设备偏斜 75 ps典型上升/下降时间 PECL模式工作范围:V CC = 2.375 V V EE = 0 V NECL模式工作范围:V至3.465 V CC = 0 V,V EE = -2.375 V至-3.465 V 打开输入默认状态 Q输出默认为低,输入打开或为V EE 应用 背板时钟分布 LVDS,CML,LVTTL之间的信号转换或LVCMOS到LVPECL 电路图、引脚图和封装图...

  M是差分1:2 CML扇出缓冲区。差分输入包含内部50欧姆端接电阻,可通过VT引脚访问,并接受LVPECL,LVCMOS,LVTTL,CML或LVDS逻辑电平。 VREFAC引脚是内部生成的电压电源,仅适用于该器件。 VREFAC用作单端PECL或NECL输入的参考电压。对于所有单端输入条件,未使用的互补差分输入连接到VREFAC作为开关参考电压。 VREFAC还可以对电容耦合输入进行反转。使用时,将VREFAC与0.01uF电容去耦,并将电流源或下限限制在0.5 mA。不使用时,VREFAC输出应保持打开状态。该器件采用小型3x3 mm 16引脚QFN封装。 NB6L11M是ECLinPS MAX系列高性能时钟产品的成员。 特性 优势 最大输入时钟频率

  4 GHz 高性能应用程序 最大0.5ps随机时钟抖动 低抖动输出 VREFAC参考输出 Rebias电容耦合输入信号 内部输入端接电阻,50欧姆 输入无需外部组件 应用 时钟/数据分发 电路图、引脚图和封装图...

  NBSG14 SiGe时钟/数据扇出缓冲器 1:4差分 2.5 V / 3.3 V 带RSECL输出

  是一款1至4时钟/数据分配芯片,针对超低偏斜和抖动进行了优化。输入采用内部50欧姆端接电阻,可接受NECL(负ECL) ),PECL(正ECL),LVTTL,LVCMOS,CML或LVDS。输出为RSECL(缩小摆动ECL),400 mV。 特性 最高输入时钟频率高达12 GHz 最高输入数据速率高达12 Gb / s典型值 50Ω内部输入端接电阻器 30 ps典型上升和下降时间 125 ps典型传播延迟 RSPECL输出,工作范围:V = 2.375 V至3.465 V,V EE = 0 V RSNECL输出,RSNECL或NECL输入,工作范围:V CC = 0 V,V EE = -2.375 V至-3.465 V RSECL输出电平(400 mV峰峰值输出) , 与现有的2.5 V / 3.3 V LVEP,EP和LVEL器件兼容 终端产品 ATE仪表,网络 电路图、引脚图和封装图...

  5NZ是一款低成本高速缓冲器,设计用于在移动PC系统和台式PC系统中接受一个输入并分配多达五个时钟。该器件工作在3.3V,输出可以达到133.33MHz。 P2I2305NZ该器件专为低EMI和功耗优化而设计,在66.6MHz时功耗低于32mA,非常适合移动系统的低功耗要求。它采用工业温度范围内的8引脚SOIC封装。 特性 五输出缓冲器/驱动器的一个输入 缓冲所有频率从DC到133.33 MHz 移动应用的低功耗 66.6 MHz时无负载输出小于32 mA 输入输出延迟:6 nS(最大) 终端产品 移动和台式电脑系统 电路图、引脚图和封装图...

  NBSG11 SiGe时钟/数据扇出缓冲器 1:2差分 2.5 V / 3.3 V 带RSECL输出

  是1至2差分扇出缓冲器,针对低偏移和超低抖动进行了优化。输入采用内部50欧姆端接电阻,接受NECL(负ECL),PECL(正ECL) ,CML,LVCMOS,LVTTL或LVDS。输出为RSECL(缩小摆动ECL),400 mV。 特性 最高输入时钟频率高达12 GHz典型 最高输入数据速率高达12 Gb / s典型值 30 ps典型上升和下降时间 125 ps典型传播延迟 带工作范围的RSPECL输出:V CC = 2.375 V至3.465 V,V EE = 0 V 带RSNECL的RSNECL输出或带工作范围的NECL输入:V CC = 0 V,V EE = -2.375 V至-3.465 V RSECL输出电平(400 mV峰峰值输出),差分 50Ω内部输入端接电阻器 与现有的2.5 V / 3.3 V LVEP,EP和LVEL设备 应用 终端产品 路由器,服务器,网络, ATE仪表,网络 电路图、引脚图和封装图...

  NCV952 运算放大器 宽电源范围 3.5Mhz 轨到轨I / O运算放大器

  是一款双通道,低功耗运算放大器,针对3 V和5 V工作进行了优化和完全指定。在2.7 V至26 V的电源范围内,轨到轨输出性能可在单电源和分离电源应用中提供更高的动态范围。该器件的增益带宽为3.5 MHz,压摆率为1 V /μs,静态电流仅为0.7 mA。 NCV952采用节省空间的8引脚TSSOP-8封装。 特性 优势 轨到轨输入共模电压范围 输入信号可以超出导轨200 mV 轨到轨输出摆动 宽输出信号摆动 宽电源范围:2.7 V至26 V 可与各种电源电压兼容 出色的增益带宽和速度:3.5 1 V /μs,3 V电源时的MHz 兼容宽信号频率范围 低静态电流:VS时为0.7 mA =每通道3 V 低功耗 PSRR:典型值105 dB 对电源波动的免疫力 汽车和NCV的NCV前缀其他需要独特站点和控制变更要求的应用程序; AEC-Q100合格且PPAP能力 满足汽车要求 应用 终端产品 通用运算放大器 有源滤波器 信号调理放大器/ ADC缓冲器 仪表和传感 变压器/线路驱动器 机顶盒 笔记本电脑/笔记本电脑 个人娱乐系统 手机及其他便携式通讯 便携式耳机音箱 电路图、引脚图和封装图...

  和NE5517包含两个电流控制运算跨导放大器,每个放大器都具有差分输入和推挽输出。与用于所有类型的可编程增益应用的类似器件相比,AU5517 / NE5517具有显着的设计和性能优势。通过在输入端使用线性化二极管可以提高电路性能,从而实现基于0.5%THD的10 dB信噪比改善。 AU5517 / NE5517适用于各种工业和消费类应用。芯片上的恒定阻抗缓冲器允许通用AU5517 / NE5517。这些缓冲器由达林顿晶体管和偏置网络组成,几乎消除了偏置电流IABC中的突发引起的偏移电压变化,从而消除了高质量音频应用中可听到的可听噪声。 特性 恒定阻抗缓冲区 缓冲区的Delta VBE是常量放大器Ibias改变 放大器之间的优秀匹配 线性化二极管 高输出信号到 - 噪音比率 应用 终端产品 多路复用器 定时器 DolbyE HX Systems 电流控制放大器,滤波器 电流控制振荡器,阻抗 电子音乐合成器 电路图、引脚图和封装图...

  1由一个降压开关稳压器(SMPS)和一个SMPS输出欠压监控器和CPU看门狗电路组成。此外,还提供两个固定电压低压差稳压器输出,并共享LDO输出电压状态输出。一旦使能,稳压器操作将继续,直到看门狗信号不再存在。 NCV8881适用于必须承受40 V负载突降的汽车电池连接应用。开关稳压器能够将典型的9 V至19 V汽车输入电压范围转换为3.3 V至8 V的输出,并具有恒定的开关频率,可以通过电阻编程或与外部时钟信号同步。使能输入阈值和迟滞是可编程的,使能输入状态在开漏点火缓冲器输出处复制。稳压器受限流,输入过压和过温关断以及SMPS短路关断保护。 特性 1.5 A开关稳压器(内部电源开关) 100 mA,5 V LDO输出 40 mA,8.5 V LDO输出 工作范围5 V至19 V 可编程SMPS频率 SMPS可以同步到外部时钟 可编程SMPS输出电压低至0.8 V ±2%参考电压容差 内部SMPS软启动 电压模式SMPS控制 SMPS逐周期电流限制和短路保护 内部自举二极管 逻辑电平使能输入 使能外部电阻分压器可编程输入迟滞 启用输入状态在开放...

  4B是一款多输出线性稳压器IC,带有自动切换(ASO)输入电压选择器。 ASO电路在三种不同的输入电压源之间进行选择,以降低功耗,并在与汽车环境相关的不同电池线电压范围内保持输出电压水平。 NCV8614B专门用于解决汽车无线电系统和仪表板电源问题。要求。 NCV8614B可与4输出控制器/稳压器IC NCV885x结合使用,形成完整的汽车无线电或仪表板电源解决方案。 NCV8614B旨在为各种各样的电源提供电源。负载,如CAN收发器和微控制器(核心,内存和IO)。 NCV8614B具有三个输出电压,一个复位/延迟电路,以及适用于汽车收音机和仪表板系统的一系列控制功能。 特性 优势 工作范围7.0 V至18.0 V 在电池电压变化期间维持输出电压调节。 输出电压容差,所有轨道,±2% 非常适合提供新的微处理器和输入电压敏感器件。...

  是同类最佳的稳压器之一,凭借其BiCMOS工艺技术,可提供低噪声性能(PSRR为68 dB,噪声电平通常

  NCP702 LDO稳压器 200 mA 超低压降 超低Iq 高PSRR 超低噪声

  敏感应用,如锁相环,振荡器,频率合成器,低噪声放大器和其他精密仪器,需要非常干净的电源。 NCP702是一款200 mA LDO,为工程师提供非常稳定,精确的电压,具有超低噪声和极高的电源抑制比(PSRR),适用于RF应用。该器件不需要额外的噪声旁路电容即可实现超低噪声性能。为了优化电池供电的便携式应用的性能,NCP702采用自适应接地电流功能,在轻负载条件下实现超低接地电流消耗。 特性 优势 工作输入电压范围:2.0V至5.5V 非常适合电池供电的应用 超低输出噪声:典型值。 11μVrms,100Hz至100kHz 非常适合噪声敏感应用 典型的超低空载接地电流。 10μA 在轻载条件下提高效率 自适应接地电流特性 改善动态性能 高纹波抑制比:典型值。 70dB @ 1kHz 有效过滤供电线μF陶瓷输出电容稳定 小解决方案尺寸 可用固定输出电压选项:0.8V至3.5V 子带隙输出电压可用 输出电压调整步骤:2.5mV 可根据客户的具体需求精确调整输出电压 启用/关闭引脚功能 允许使用逻辑I / O信号打开/关闭稳压器 超低关机模式电流:...

  AR1630 CMOS图像传感器 数字 16 MP 1 / 3.2英寸

  美半导体AR1630是一款叠加1 / 3.1英寸BSI(背面照明)PDAF支持CMOS有源像素数字图像传感器,像素阵列为4632(H)×3492(V)(4648(H)× 3508(V)包括边界像素)。 AR1630的独特功能是高性能SuperPD™相位检测自动聚焦(PDAF)像素技术,可实现快速自动对焦相机系统。它使用片上PDAF像素缺陷校正来输出完全校正的图像和片上计算,这些计算提供AF相关数据(或原始PDAF数据)。它集成了复杂的片上相机功能,如镜像,列和行跳过模式以及快照模式。它可通过简单的双线串行接口进行编程,功耗极低.AR1630数字图像传感器采用安森美半导体突破性的低噪声CMOS成像技术,可实现近CCD图像质量(基于信噪比和低光灵敏度)同时保持CMOS固有的尺寸,成本和集成优势.AR1630传感器可以高达每秒30帧(fps)的速度生成全分辨率图像。片上模数转换器(ADC)为每个像素生成12位或10位值。 特性 优势 16MP分辨率 具有数码变焦功能的高细节捕获 30fps的4K视频捕获 超高清视频录制 领先的SuperPD™PDAF自动对焦性能 快速聚焦和连续视频功能 高级堆叠技术 针对像素和电路供...


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